AI 晶片持续朝更大规模、更高整合度发展，推动先进封装尺寸快速放大。台积电 (2330-TW)(TSM-US) 先进封装技术暨服务副总经理何军今 (11) 日在 OCP APAC 指出，台积电目前 5.5 倍光罩尺寸 (reticle size) 的 CoWoS 已进入大量生产，多家 AI 客户产品良率超过 98%，部分甚至达 99%；随台积电以一年一代速度推进 CoWoS 技术，预计 2029 年将进一步迈向 14 倍光罩尺寸。

何军表示，自己早在 1990 年代就投入封装领域，当时甚至还不称作先进封装，即便如此，也未曾想像近几年产业爆发，CoWoS 甚至已经变成台湾家喻户晓的技术名词，更笑称，现在在台湾介绍自己相当简单，「我就是那个 CoWoS guy」。

何军指出，推动 3DIC 与 CoWoS 快速成长的根本力量就是 AI，AI 对运算能力几乎无止境的需求不断推动技术极限，也迫使台积电重新调整技术开发与量产爬坡模式，以因应客户产品快速迭代。

随 AI 晶片导入更多运算晶粒 (Compute Die)、HBM 及其他 Chiplet，客户对先进封装面积的要求持续增加。何军指出，台积电目前已进入 5.5 倍光罩尺寸 CoWoS 的大量生产阶段，且已经在多个 AI 客户产品上验证，良率可稳定超过 98%，部分产品甚至达到 99%。

何军表示，为配合 AI 客户快速的产品更新周期，台积电研发团队目前也以一年一代的速度开发新 CoWoS 技术，封装面积将持续向上突破，预计至 2029 年将达到 14 倍光罩尺寸，较目前量产的 5.5 倍尺寸再大幅提升。

CoWoS 持续大型化，主要反映 AI 系统已无法单靠单一大型晶片满足需求。何军指出，Chiplet 架构可突破单颗晶片的光罩尺寸限制，同时降低采用最新先进制程的成本，例如仅将运算核心采用最先进节点，而 I/O 等功能则使用其他制程，再透过先进封装进行整合。

除了成本效益，Chiplet 也有助提升系统效能与有效良率。何军表示，随先进制程持续微缩，晶片本身的制程变异会增加，Chiplet 则提供另一个解决维度，可透过先进演算法进行 Die Pairing，依据不同晶粒的电性与效能特征进行最佳配对，降低自然产生的元件差异，提升封装后整体效能的一致性。

何军更幽默形容，自己每天管理台积电先进矽晶圆与封装制造，就像是在经营「全球最大的线上交友服务」，客户提供复杂演算法，由台积电替每一颗 Die 寻找最适合的「灵魂伴侣」，再透过全球制造网路完成配对、整合与交付。

何军指出，Chiplet 数量增加，也有助于改善平均良率，并让部分原先可能因特性差异而无法使用的晶粒，透过适当配对重新被利用，进一步兼顾成本及系统效能，这也是 3DIC 快速发展背后重要的经济与效能驱动力。

何军也认为，未来中介层 (Interposer) 将不再只是提供 Connectivity，也会进一步整合 Active Bridge、整合式电压调节器 (IVR)、矽电容等功能，成为未来的平台。

此外，矽光子也将成为未来 AI 先进封装的重要技术。何军指出，电子非常适合进行运算，但在讯号传输上，光子具备更高的能源效率，因此随 AI 系统高速传输需求持续攀升，矽光子将成为先进封装下一阶段的重要演进方向。

何军强调，AI 也正从以资料中心训练为核心，进一步扩散至智慧手机、PC、AR/VR、机器人与汽车等终端装置，不同系统对效能、功耗、尺寸与成本的要求各不相同，因此未来晶片、封装与系统端必须进行更紧密的共同最佳化，才能支撑 AI 持续演进。