人工智慧（AI）时代持续推升高频宽记忆体（HBM）需求之际，英特尔 (INTC-US) 一项最新曝光的专利，揭示其正布局全新的 HBM 替代架构，希望突破现行 HBM 在封装成本与扩充性上的限制。

根据《Tom’s Hardware》报导，独立科技分析师 Underfox 公开的资讯指出，英特尔于 2026 年 7 月 2 日公开的一份专利申请，描述了一种名为 Cross-Batch Memory（XBM）的新型超高频宽记忆体架构。

该专利实际上早于 2024 年 12 月 26 日提出，其核心目标是在维持 HBM4 封装尺寸的前提下，透过全新的记忆体制程与互连方式，降低封装成本，同时改善制造良率。

目前 HBM 之所以能提供极高频宽，主要依靠将多层 DRAM 晶片垂直堆叠，并利用穿矽通孔（TSV）与矽中介层，透过约 1,024 位元的超宽平行介面与 GPU 或 AI 加速器连接。

然而，这种设计虽然效能优异，却也带来昂贵的封装成本与复杂布线需求，随着 AI 晶片规模愈来愈大，「记忆体墙」已逐渐成为整体运算效能最大的瓶颈。

英特尔提出的 XBM 则改变了这套架构。

XBM 的第一项重大变革来自于结构设计。传统 DRAM 的记忆体单元建构于前段制程，也就是电晶体通常制作所在的基础矽层。

XBM 则改采薄膜电晶体，将 1T1C（一个电晶体、一个电容）记忆体单元移至后段制程，亦即位于电晶体层上方的金属配线与导通孔堆叠中。

将记忆体建构于后段制程，使英特尔能将晶粒划分为大量可独立定址的小型记忆体区块；这也延续了英特尔近年推动的技术方向，即利用后段制程电晶体，将记忆体直接堆叠于逻辑电路之上。

第二项改变则在于介面设计。XBM 不再采用 HBM 的超宽平行实体层介面，而是将资料序列化后，透过传输速率达 32 GT/s 的 UCIe 连线进行传输，再由基底晶粒负责序列化／反序列化处理，并将所有 I/O 讯号路由至运算晶粒。

改用标准化的 Chiplet 互连介面，使 XBM 成为真正以 Chiplet 为原生设计的架构；英特尔认为，相较于依赖矽中介层的 HBM 堆叠，这种设计可大幅简化封装流程并降低成本。

不过，其缺点在于 32 GT/s 已是目前 UCIe 规范所支援的最高传输速率，因此该介面从一开始便接近规格上限，后续可提升的效能空间相对有限。

英特尔同时也相当强调 XBM 的可修复性。基底晶粒内建专用备援通道、内建自我修复机制、解码与除错逻辑，以及四个由备援记忆体阵列组成的子通道，可作为上方各层记忆体晶粒发生缺陷时的可替换备援资源。

这种在封装完成后仍能进行修复的设计，目的在于提升超高层数记忆体堆叠的整体良率。

这份专利申请有相当大的篇幅探讨的并非记忆体单元本身，而是如何进行封装与安装。英特尔详细介绍了 Memory-on-Package（MoP）及「反向悬伸」等封装结构，目标是降低记忆体堆叠的 Z 轴高度。作为比较，传统 MoP 封装通常会增加约 300 至 350 微米的高度。

此外，新设计也取消了过去为抑制封装翘曲所需的补强框，并改由电压调节器直接为 DRAM 供电。这些设计正是英特尔宣称可实现「更小、更便宜封装」的具体技术基础。

不过分析称，不应将 XBM 与 ZAM（Z-Angle Memory）混为一谈。ZAM 是英特尔与软银（SoftBank）旗下 SAIMEMORY 共同开发的新一代记忆体架构，预计将于 2026 年 VLSI Symposium 发表。

ZAM 的创新重点在于晶片接合技术，采用融合接合打造九层堆叠架构，层与层之间以厚度约 3 微米的超薄矽层相隔，而记忆体本体仍大致沿用传统 DRAM 设计。

据报导，ZAM 的目标是达到约 HBM4 两倍的频宽密度，并预计于 2029 年前后实现商业化。

相较之下，XBM 则是英特尔独立提出的专利，不仅重新设计 DRAM 电晶体本身的位置，也全面改变记忆体与运算晶片之间的互连介面。

若将两项技术放在一起观察，可以看出英特尔至少正同步推进两条不同的新一代 HBM 技术路线；对于一家于 1968 年以记忆体业务起家的公司而言，这样的策略并不令人意外。

不过，XBM 目前仍停留在专利阶段，英特尔尚未公布任何相关产品或产品路线图，因此现阶段更像是在展现技术布局与研发方向，而非即将上市的产品。

除此之外，UCIe 介面已达现行规格的最高传输速率，采用后段制程电晶体的 DRAM 也尚未证明具备大规模量产的可行性；整体架构未来仍须证明，相较于 HBM4E 以及英特尔自家的 ZAM 技术路线，是否具备足够的竞争优势。